Опубликован: 21.06.2011 | Доступ: свободный | Студентов: 2657 / 704 | Оценка: 4.02 / 4.11 | Длительность: 13:28:00
ISBN: 978-5-9556-0123-6
Специальности: Разработчик аппаратуры
Лекция 9:

Счетные схемы ЭВМ. Счетчики и сумматоры

< Лекция 8 || Лекция 9: 12345 || Лекция 10 >
Аннотация: Рассматривается принцип действия счётных схем как основы построения арифметических устройств.

Счетными схемами, лежащими в основе построения арифметических устройств ЭВМ, являются счетчики и сумматоры. Любые, даже самые сложные, вычислительные схемы представляют собой комбинацию счетчиков различных разновидностей и сумматоров, реализующих вычисления, как правило, в дополнительном коде (подробно кодирование информации в двоичном коде и соответствующая арифметика представлены в "Заключение" ).

Двоичные счетчики

Счетчиком называют функциональный узел, предназначенный для счета сигналов [1, c. 252].

По мере поступления входных сигналов счетчик последовательно перебирает свои состояния в определенном для данной схемы порядке. В частности, двоичные счетчики, рассматриваемые в настоящем пособии, перебирают последовательность двоичных кодов. В том случае, если последовательность выдается с возрастанием кода, счетчик называется суммирующим, если код уменьшается с приходом каждого счетного сигнала, то счетчик называется вычитающим. Если в счетчике предусмотрено переключение из суммирующего режима в вычитающий и обратно, он называется реверсивным. Количество схем счетчиков огромно [1, 2, 3]. Их изучение является отдельной, обширной темой, и задачей данного курса не является.

Простейший синхронный суммирующий счетчик можно построить на счетных, или Т -триггерах (от англ . toggle - кувыркаться). Счетным Т -триггером называют так называемый JK -триггер, который работает в счетном режиме, когда на J- и K -входы постоянно подана логическая 1. JK -триггер представляет собой соединение двух однотактных D -триггеров-защелок (рис. 9.1.а), на С -входы которых поступают противоположные уровни сигналов.

При подаче J=1 и К=1 на выходе нижнего элемента И будет постоянный логический 0, поскольку \overline{K}=0. А состояние верхнего элемента И будет определяться состоянием выхода \overline{Q} всей схемы. Если в предыдущий момент времени Q=0, а \overline{Q}=1 то на выходе элемента И-ИЛИ будет логическая 1. При С=1 она записывается в первый D -триггер, а при отрицательном фронте на С=1/0 - во второй D -триггер и выдается на выход Q всей схемы: формируется передний фронт импульса Q=0/1. При Q=1 на инверсном выходе схемы \overline{Q}=0. Этот сигнал переведет при С=1 первый D -триггер в нулевое состояние, а при С=1/0 - второй D -триггер и выход Q всей схемы переводится в нулевое состояние схемы (формируется задний фронт импульса Q=1/0 ) так, как показано на рис. 9.1,б.

JK-триггер: а - функциональная схема; б - временная диаграмма работы; в - УГО JK-триггера; г - УГО счетного Т-триггера

Рис. 9.1. JK-триггер: а - функциональная схема; б - временная диаграмма работы; в - УГО JK-триггера; г - УГО счетного Т-триггера

Таким образом, в счетном режиме частота входных сигналов уменьшается в два раза. Факт переключения триггера в противоположное состояние при прохождении заднего фронта сигнала С=1/ отображается на УГО динамическим входом в виде треугольника (рис. 9.1,в и г). Все ранее рассмотренные управляющие сигналы были статическими.

При последовательном соединении нескольких счетных Т-триггеров получаем схему простейшего синхронного счетчика (рис. 9.2,а). При этом выход самого последнего триггера будет являться самым старшим разрядом двоичного кода на выходе счетчика, выход самого первого триггера - младшим разрядом в соответствии с временной диаграммой, представленной на рис. 66,б. Данной схеме соответствует УГО на рис. 9.2.б. Как правило, у счетчиков предусматриваются вход R для принудительного сброса в нулевое состояние (когда все триггеры схемы сброшены в 0 ) и выход переноса CR, устанавливаемый в 1 в том случае, когда прошла вся последовательность импульсов (рис. 9.2,в). Для схемы 3-разрядного счетчика, представленной на рис. 9.2, это коды от 000_{2} до 111_{2}.

Суммирующий двоичный счетчик: а - функциональная схема; б - временная диаграмма работы; в - УГО

увеличить изображение
Рис. 9.2. Суммирующий двоичный счетчик: а - функциональная схема; б - временная диаграмма работы; в - УГО

Выход переноса может быть использован для последовательного соединения нескольких счетчиков с целью повышения разрядности подсчитываемого числа. Такие схемы называются схемами с последовательным переносом. Существуют также и более сложные схемы с параллельным переносом [1, c. 257-262].

Сумматоры

Сумматором называют функциональный узел, выполняющий сложение одно- или многоразрядных двоичных чисел в соответствии с правилами двоичного сложения.

Подробно вопросы двоичной арифметики освещены в "Заключение" . Правила двоичного сложения можно представить в виде таблицы истинности будущей логической схемы (табл. 9.1) двоичного сумматора и построить эту схему по принципам, изложенным в лекции 3.

Таблица 9.1. Таблица истинности одноразрядного двоичного сумматора
Входной перенос из младшего по (отношению к текущему) разряда P_{i-1} Текущий разряд первого слагаемого a_{i} Текущий разряд второго слагаемого b_{i} Текущий разряд суммы S_{i} Выходной перенос из текущего разряда суммы P_{i}
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Для текущего разряда суммы S_{i} логическое выражение имеет вид:

S_i = \overline{P_{i-1}}\cdot \overline{a_i}\cdot b_i + 
P_{i-1}\cdot a_i \cdot \overline{b_i } +
P_{i-1}\cdot a_i \cdot b_i

причем согласно карте Карно, представленной на рис. 9.3,а, данное выражение не минимизируется. Для выходного переноса P_{i} минимизация возможна, поэтому логическое выражение согласно рис. 9.3,б, получается следующим:

S_i = P_{i-1}\cdot b_i + a_i \cdot b_i  + P_{i-1}\cdot a_i
Карты Карно для одноразрядного сумматора: а - для текущего разряда суммы; б - для текущего разряда выходного переноса

Рис. 9.3. Карты Карно для одноразрядного сумматора: а - для текущего разряда суммы; б - для текущего разряда выходного переноса

Схема одноразрядного сумматора и его УГО представлены на рис. 9.4.

Одноразрядный сумматор: а - функциональная схема; б - УГО

увеличить изображение
Рис. 9.4. Одноразрядный сумматор: а - функциональная схема; б - УГО
< Лекция 8 || Лекция 9: 12345 || Лекция 10 >