Сборка ядра на ПЛИС

САПР

Для подготовки демонстрационного примера в качестве САПР используется пакет Quartus Prime 22.1 Standard или выше, операционная система Windows 10 (Windows 2022 Std Server) или выше с включенной подсистемой WSL v1 (Windows Subsystem for Linux).

САПР Quartus Prime (рисунок 2.1) - это программный пакет, созданный Altera (Intel) для синтеза и анализа конструкций, написанных на языках семейства HDL - описания аппаратуры hardware description language (HDL), представляет собой интегрированную среду проектирования (IDE), построенными на общей масштабируемой модели данных и общей среде отладки. Выпускается в трех вариантах - Lite, Standard, Professional. Варианты отличаются составом поддерживаемых семейств ПЛИС и допустимой сложностью проекта.

Рис. 2.1. Экранная форма САПР Quartus Prime

По функциональной наполненности эквивалентен другим подобным САПР и, в общем случае, позволяет создавать логические проекты любого уровня сложности.

Заметим, что Quartus Prime Lite Edition представляет собой инструмент для работы с семействами массового сегмента, его можно скачать бесплатно без дополнительного лицензирования, и его возможности предположительно достаточны для выполнения Практикума. Для изучения САПР и его возможностей можно также воспользоваться материалами ресурса http://marsohod.org/.

Для написания и редактирования кода рекомендуется использовать любой свободно распространяемый редактор с дополнениями, обеспечивающими подсветку синтаксиса выбранного языка разработки. Для разработки демонстрационного примера был выбран редактор Emacs с дополнениями для поддержки VHDL (Процесс подготовки ПО к работе описан в "Защита проекта" ).

Для моделирования был использован пакет Questa Advanced Simulator от компании Mentor Graphic (рисунок 2.2).

Рис. 2.2. Экранная форма Questa Advanced Simulator

QuestaSim или Questa Advanced Simulator - это программное обеспечение от компании Mentor Graphics, предназначенное для моделирования, тестирования, программирования и отладки микросхем FPGA и SoC. Эта программа поддерживает множество языков описания оборудования, таких как Verilog, SystemVerilog, VHDL, SystemC, PSL и UPF, а также с помощью различных инструментов предоставляет вам возможность протестировать программирование вышеуказанных микросхем перед фактическим проектированием и реализацией. Questa Simulator на самом деле является ядром моделирования и отладки комплексной оценочной платформы Questa, что снижает риск оценки упомянутых чипов. Questa Sim охватывает множество уровней абстракции от TLM (моделирование уровня транзакций) до RTL, вентилей, транзисторов и т. д. для проектирования и оценки чипов Soc и FPGA с поддержкой открытых (OVM) и комплексных методологий моделирования (UVM).

Заметим, что моделирование может быть проведено как в пакетном режиме - с выводом результатов в файлы сообщений, так и в интерактивном, с непосредственным контролем поведения сигналов в проекте (рисунок 2.3).

Рис. 2.3. Экран с результатами моделирования Подготовка ПО к работе описана в Приложении Б