Последовательностная логика. Регистры

Рис. 4.38.

В листинге 4.4 приведен код на языке Verilog HDL, описывающий рассмотренный банк регистровой памяти. На рисунке 4.39 приведен его RTL вид.

module Regfile ( // описываем входы и выходы их параметры
    input wire C,
    input [1:0] ADDRESS,
    input wire [7:0] D,
	 input wire WE,
    output wire [7:0] Q
    
);
    reg [7:0] registers [0:7];// создаем регистры
    assign Q = registers[ADDRESS];// подключаем выходы к регистрам
    
	 always @(posedge C) begin // в случае фронта по синхровходу
        if (WE) begin // если присутсвует разрешение записи
            registers[ADDRESS] <= D;//записываем данные с шины данных входа
        end
    end
endmodule

Рис. 4.39.

В процессорах регистры организовываются в регистровые банки схожим образом, но с более сложными схемотехническими решениями и описанием на языках аппаратуры.

Литература

1. Р.В. Данилов. Применение интегральных микросхем в электронной вычислительной технике: Справочник. - М.: Радио и связь, 1986.- 384.: ил.

Дополнительная рекомендуемая литература

1. С. Харрис, Д. Харрис. Цифровая схемотехника и архитектура компьютера RISC-V/ пер. с англ. В.С. Яценкова, А.Ю. Романова; под. ред. А.Ю. Романова.-М.: ДМК Пресс, 2021. - 810 с.: ил. (с 116-117, 154-158).
2. Микушин А.В. Цифровые устройства и микропроцессоры: учебн. пособине. - СПб.: БХВ-Петербург, 2010 - 832 с.: ил. (С. 144 - 147)
3. Романов А.Ю. Цифровой синтез RISC-V. - М.: ДМК Пресс, 2024. - 636с.: ил.