Реализация логических элементов

Логические элементы КМОП-технологии

Схемы КМОП-технологии (К – от термина комплементарный, что означает комплексный) базируются на полевых (МОП) транзисторах с индуцированным каналом и p-, и n-типа. Базовым элементом (рис. 16.10) данной технологии является схема инвертора.

Рис. 16.10. Логический элемент НЕ КМОП-технологии

Принципиальное отличие КМОП-схем от nМОП-технологии заключается в отсутствии в схеме активных сопротивлений. К каждому входу схемы подключена пара транзисторов с различным типом канала. Транзисторы с каналом p-типа подключены подложкой к источнику питания, поэтому образование канала в них будет происходить при достаточной большой разности потенциалов между подложкой и затвором, причем потенциал на затворе должен быть отрицательным относительно подложки. Такое состояние обеспечивается подачей на затвор потенциала земли (т.е. логического 0 ). Транзисторы с каналом n-типа подключены подложкой к земле, поэтому образование канала в них будет происходить при подаче на затвор потенциала источника питания (т.е. логической 1 ). Одновременная подача на такие пары транзисторов с разным типом каналов логического нуля или логической единицы приводит к тому, что один транзистор пары обязательно будет открыт, а другой закрыт. Таким образом, создаются условия к подключению выхода либо к источнику п итания, либо к земле.

Так, в простейшем случае, для схемы инвертора (рис. 16.10) при А=0 транзистора VT1 будет открыт, а VT2 закрыт. Следовательно, выход схемы F будет подключен через канал VT1 к источнику питания, что соответствует состоянию логической единицы: F=1. При А=1 транзистор VT1 будет закрыт (на затворе и подложке одинаковые потенциалы), а VT2 открыт. Следовательно, выход схемы F будет подключен через канал транзистора VT2 к земле. Это соответствует состоянию логического нуля: F=0.

Логическое сложение (рис. 16.11) осуществляется за счет последовательного соединения p-каналов транзисторов VT1 и VT2. При подаче хотя бы одной единицы единого канала у данных транзисторов не образуется. В то же время благодаря параллельному соединению VT3 и VT4 осуществляется открытие соответствующего транзистора в нижней части схемы, обеспечивающее подключение выхода F к земле. Получается F=0 при подаче хотя бы одной логической 1 – это правило ИЛИ-НЕ.

Рис. 16.11. Логический элемент ИЛИ-НЕ КМОП-технологии

Функция И-НЕ осуществляется за счет параллельного соединения VT1 и VT2 в верхней части схемы и последовательного соединения VT3 и VT4 в нижней части (рис. 16.12). При подаче хотя бы на один вход нуля единый канал на VT3 и VT4 не образуется, выход будет отключен от земли. В то же время хотя бы один транзистор в верхней части схемы (на затвор которого подан логический ноль) будет обеспечивать подключение выхода F к источнику питания: F=1 при подаче хотя одного нуля – правило И-НЕ.

Рис. 16.12. Логический элемент И-НЕ КМОП-технологии

Краткие итоги

В зависимости от элементной базы, различают различные технологии производства ИМС. Основными являются ТТЛ на биполярных транзисторах и nМОП и КМОП на полевых транзисторах.

Ключевые термины

nМОП-технология - технология производства ИМС на базе полевых транзисторов с индуцированным каналом n-типа.

Буфер на 3 состояния – выходная часть схемы ТТЛ, обеспечивающая возможность перехода в третье, высокоимпедансное состояние.

КМОП-технология - технология производства ИМС на базе полевых транзисторов с каналами обоих типов электропроводности.

Открытый коллектор – вариант реализации буферной части элементов ТТЛ без резистора в цепи нагрузки, который выносится за пределы схемы.

Схемы с активной нагрузкой – схемы ТТЛ, в которых состояние буферной цепи определяется состоянием не одного, а двух транзисторов.

Транзисторно-транзисторная логика – технология производства ИМС на базе биполярных транзисторов.

Принятые сокращения

КМОП – комплементарный, металл, оксид, полупроводник

Набор для практики

Упражнения к лекции 16

Упражнение 1

Вариант 1 к упражнению 1.Нарисовать схему 3-входового элемента ИЛИ-НЕ по nМОП-технологии.

Вариант 2 к упражнению 1.Нарисовать схему 3-входового элемента И-НЕ по nМОП-технологии.

Вариант 3 к упражнению 1.Нарисовать схему 4-входового элемента ИЛИ-НЕ по nМОП-технологии.

Упражнение 2

Вариант 1 к упражнению 2.Нарисовать схему 3-входового элемента ИЛИ-НЕ по КМОП-технологии.

Вариант 2 к упражнению 2.Нарисовать схему 3-входового элемента И-НЕ по КМОП-технологии.

Вариант 3 к упражнению 2.Нарисовать схему 4-входового элемента ИЛИ-НЕ по КМОП-технологии.

Упражнение 3

Вариант 1 к упражнению 3.Нарисовать схему 3-входового элемента ИЛИ-НЕ по ТТЛ-технологии.

Вариант 2 к упражнению 3.Нарисовать схему 3-входового элемента И-НЕ по ТТЛ-технологии.

Вариант 3 к упражнению 3.Нарисовать схему 4-входового элемента ИЛИ-НЕ по ТТЛ-технологии.

Упражнение 4

Вариант 1 к упражнению 4.Нарисовать схему 3-входового элемента ИЛИ по nМОП-технологии.

Вариант 2 к упражнению 4.Нарисовать схему 3-входового элемента И по nМОП-технологии.

Вариант 3 к упражнению 4.Нарисовать схему 4-входового элемента ИЛИ по nМОП-технологии.

Упражнение 5

Вариант 1 к упражнению 5.Нарисовать схему 3-входового элемента ИЛИ по КМОП-технологии.

Вариант 2 к упражнению 5.Нарисовать схему 3-входового элемента И по КМОП-технологии.

Вариант 3 к упражнению 5.Нарисовать схему 4-входового элемента ИЛИ по КМОП-технологии.

Упражнение 6

Вариант 1 к упражнению 6.Нарисовать схему 3-входового элемента ИЛИ по ТТЛ-технологии.

Вариант 2 к упражнению 6.Нарисовать схему 3-входового элемента И по ТТЛ-технологии.

Вариант 3 к упражнению 6.Нарисовать схему 4-входового элемента ИЛИ по ТТЛ-технологии.

Упражнение 7

Вариант 1 к упражнению 7.Нарисовать схему элемента 2И-ИЛИ-НЕ по ТТЛ-технологии.

Вариант 2 к упражнению 7.Нарисовать схему элемента 2И-ИЛИ-НЕ по КМОП-технологии.

Вариант 3 к упражнению 7.Нарисовать схему элемента 2И-ИЛИ-НЕ по nМОП-технологии.

Упражнение 8

Вариант 1 к упражнению 8.Нарисовать схему 3-входового элемента ИЛИ-НЕ с буфером на 3 состояния.

Вариант 2 к упражнению 8.Нарисовать схему 3-входового элемента И-НЕ с открытым коллектором.

Вариант 3 к упражнению 8.Нарисовать схему 3-входового элемента ИЛИ с буфером на 3 состояния.