Схемотехническая реализация элементов вычислительной техники
Дешифратор
Дешифратором называется комбинационная схема, имеющая n входов и 2n выходов и преобразующая двоичный код на своих входах в унитарный код на выходах. Унитарным называется двоичный код, содержащий одну и только одну единицу, например 00100000. Условно-графическое обозначение (дешифратора на три входа приведено на Рис. 5.5.
Номер разряда, в котором устанавливается "1" на выходе дешифратора, определяется кодом на его входах. Ниже приведена таблица истинности трехвходового дешифратора (Табл. 5.7).
| Входы | Выходы | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 2 | 1 | 0 | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
| 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
Некоторые дешифраторы с целью минимизации используемого в них оборудования используют инверсные выходы, то есть активным выходом, указывающим на заданные входными сигналами вход, служит не единица, а ноль. На выходах такого дешифратора образуется унитарный код, содержащий один и только один ноль. Например, если входные сигналы имеют значение 1012=510, то выходы трехвходового дешифратора, будут находиться в состоянии 11011111, то есть выход 5 будет иметь значение, отличное от остальных выходов.
Дешифраторы широко применяются в различных устройствах компьютеров. Прежде всего, они используются для выбора ячейки запоминающего устройства, к которой производится обращение для записи или считывания информации. При этом часть разрядов адресного кода может дешифрироваться дешифраторами, выполненными в виде отдельных интегральных схем, а другая часть разрядов (обычно младшая) дешифрируется с помощью дешифраторов, встроенных непосредственно в БИС запоминающего устройства. Кроме того, дешифраторы находят применение в устройстве управления для определения выполняемой операции, построения распределителей импульсов и в других блоках.
Мультиплексор
Мультиплексор – это комбинационная схема, предназначенная для передачи сигнала с одного из нескольких направлений на один выход. Она имеет две группы входов:
- первая группа – это собственно информационные сигналы,
- а вторая группа указывает, какой конкретно сигнал должен быть передан на выход схемы в данный момент (адресные сигналы).
Как правило, количество разрядов в первой и второй группах соотносятся следующим образом: n=2m, где n – количество информационных, а m – адресных входов.
УГО мультиплексора с двумя адресными и четырьмя информационными входами представлено на Рис. 5.6.
Мультиплексоры применяются для передачи информации от нескольких источников к одному приемнику. В вычислительной технике в виде отдельной микросхемы чаше используется не совокупность одновыходных мультиплексоров, а схемы, которые позволяют передавать сразу информацию в виде многоразрядного кода, например, от восьми 16-разрядных источников на одну 16-разрядную шину под управлением четырех адресных сигналов, которые поступают от внутренних схем микропроцессора.
Последовательностные схемы
Рассмотрим теперь структуру некоторых простейших последовательностных схем (схем с памятью).
Триггер
Триггер – электронная схема, обладающая двумя устойчивыми состояниями. Переход из одного устойчивого состояния в другое происходит скачкообразно под воздействием управляющих сигналов. При этом также скачкообразно изменяется уровень напряжения на выходе триггера.
Триггеры служат основой для построения регистров, счетчиков и других элементов, обладающих функцией хранения.
Главной частью любого триггера является запоминающая ячейка (ЗЯ). Схема запоминающей ячейки на элементах "И-НЕ" представлена на Рис. 5.7.
Входной сигнал S (Set) служит для установки ЗЯ в состояние "1" (Q=1,
). Сигнал R (Reset) устанавливает ЗЯ в состояние "0" (Q=0,
). Активными значениями для них являются сигналы низкого уровня.
Пусть на входы ЗЯ поданы сигналы: 
,
. Тогда при любом исходном состоянии ЗЯ на выходе элемента 1 установится высокий уровень напряжения. Так как на входы элемента 2 поступают значения Q и 
, то на его выходе будет сигнал низкого уровня. Таким образом, ЗЯ перейдет в состояние "1".
Аналогично при 
, 
запоминающая ячейка перейдет в состояние Q=0,, то есть в "0".
Если ,, то состояние ЗЯ будет определяться ее предыдущим состоянием. Если ЗЯ находилась в состоянии "1", то сигнал , поступая на вход элемента 1, подтвердит состояние его выхода Q=1. На входы элемента 2 поступят сигналы только высокого уровня. Поэтому его выход будет находиться в состоянии , то есть не изменится. Если ЗЯ находилась в состоянии "0", то сигнал Q=0, поступая на вход элемента 2, подтвердит состояние его выхода . В свою очередь, выход элемента 1 также останется без изменения. Таким образом, эта комбинация входных сигналов соответствует режиму хранения.
Если на входы 
и поданы сигналы низкого уровня (
), то сигнал на выходах элементов 1 и 2 будет высоким (
). При переводе ЗЯ в режим хранения (
), выходы элементов 1 и 2 могут установиться в произвольное состояние. Поэтому комбинация сигналов 
на управляющих входах не используется.
Работа триггерной схемы определяется не таблицей истинности, как для комбинационной логической схемы, а таблицей переходов. Таблица переходов показывает изменение состояния триггера при изменении состояния входных сигналов в зависимости от его текущего состояния. Таблица переходов запоминающей ячейки, показанной на Рис. 5.7, представлена в Табл. 5.8.
|
|
Q(t+1) | Функция |
| 0 | 0 | х | Запрещенная комбинация |
| 0 | 1 | 1 | Установка в "1" |
| 1 | 0 | 0 | Установка в "0" |
| 1 | 1 | Q(t) | Хранение |
Аналогичная запоминающая ячейка может быть построена на элементах "ИЛИ-НЕ".
Такие запоминающие ячейки можно рассматривать как простейшие асинхронные триггеры, на базе которых строятся синхронные триггерные схемы.
Триггеры можно классифицировать по различным признакам, например так, как это показано на Рис. 5.8.
Триггер называется синхронным, если его таблица переходов хотя бы по одному управляющему входу реализуется под воздействием синхронизирующего сигнала.
Рассмотрим организацию синхронного одноступенчатого триггера (Рис. 5.9).
Основу синхронного одноступенчатого триггера составляет рассмотренная выше запоминающая ячейка. Комбинационная схема преобразует управляющие сигналы триггера, а также, для некоторых типов триггеров, сигналы Q и 
с выходов ЗЯ в сигналы и на входах запоминающей ячейки. Синхросигнал C разрешает передачу на входы элементов запоминающей ячейки таких значений сигналов и , которые устанавливают ЗЯ в то или иное состояние. Неактивное значение синхросигнала обеспечивает на входах запоминающей ячейки состояние управляющих сигналов
, что соответствует для нее режиму хранения.
Схема синхронного одноступенчатого RS-триггера приведена на Рис. 5.10. Его таблица переходов представлена в Табл. 5.9.
| R | S | Q(t+1) | Функция |
|---|---|---|---|
| 0 | 0 | Q(t) | Хранение |
| 0 | 1 | 1 | Установка в "1" |
| 1 | 0 | 0 | Установка в "0" |
| 1 | 1 | х | Запрещенная комбинация |
Еще раз подчеркнем, что данная таблица переходов будет реализовываться лишь при активном уровне синхросигнала C (для данной организации это C= 1). При C= 0 выходы элементов комбинационной схемы (см. Рис. 5.9) будут в состоянии "1", что соответствует режиму хранения запоминающей ячейки.
Таблицы переходов JK- и D- триггеров приведены в таблицах 5.10 и 5.11 соответственно.
| J | K | Q(t+1) | Функция |
|---|---|---|---|
| 0 | 0 | Q(t) | Хранение |
| 0 | 1 | 1 | Установка в "1" |
| 1 | 0 | 0 | Установка в "0" |
| 1 | 1 | 
|
Инвертирование предыдущего состояния |
Представленный на Рис. 5.10 триггер имеет статическую синхронизацию, при которой управляющие сигналы активизируют входы и запоминающей ячейки во время высокого уровня сигнала на входе синхронизации. Для триггерных схем с динамической синхронизацией изменение состояния триггера происходит только в момент переключения синхронизирующего сигнала либо (другой тип динамического триггера) с низкого уровня на высокий. При постоянном значении уровня синхросигнала состояние выхода триггера с динамической синхронизацией не меняется при любых изменениях управляющих сигналов на его входах.
Триггеры некоторых типов используют значения выходного сигнала для формирования управляющих сигналов на входах запоминающей ячейки (см. Рис. 5.9). Это может привести к непредсказуемой последовательности его переключений. При построении отдельных схем на основе таких триггеров, например, регистров сдвига, необходимо, чтобы значение выходных сигналов триггера не изменялось на время записи значения его выходных сигналов в другой триггер, но сам этот триггер должен воспринимать значения с выхода некоторой другой триггерной схемы. Эти, а также некоторые другие ситуации требуют особых подходов к организации триггера.
Такой подход удобно иллюстрировать на примере так называемых двухступенчатых триггеров со статической синхронизацией.
Двухступенчатый RS-триггер (Рис. 5.11) строится на основе двух одноступенчатых триггеров с прямой статической синхронизацией. Информация в первую ступень триггера (элемент 1) заносится во время действия высокого уровня синхросигнала. После того как синхросигнал на входе принимает низкое значение, элемент 1 переходит в режим хранения, а значение высокого сигнала на выходе инвертора 3 обеспечивает запись состояния триггера 1 в триггер 2.
Следует отметить, что первая ступень двухступенчатого триггера представляет собой одноступенчатый триггер, реализующий заданную таблицу переходов, в то время как вторая ступень – это всегда одноступенчатый синхронный RS-триггер.
На практике для построения последовательностных схем, требующих сохранения своего выходного состояния до окончания всех переходных процессов входных сигналов чаще используют триггерные схемы с динамической синхронизацией.